6 篇博文 含有标签「2nm」

讨论 AI 芯片时，注意力总在「3nm 还是 2nm」。但供应链的真相是：决定你能买到多少颗芯片的，往往不是晶圆厂，而是封装厂。

一、为什么封装成了瓶颈​

现代 AI 加速器是「逻辑芯粒 + HBM 堆叠」的异构集成体：

• 一颗旗舰 AI 芯片需要 8 颗以上 HBM，每颗 HBM 又是 8-16 层 DRAM 堆叠
• 2.5D 封装（CoWoS 家族）把逻辑芯粒与 HBM 集成在同一基板上，产能受限于中介层与基板供应
• 前道晶圆可以加班扩产，CoWoS 的扩产周期以年计——先进封装才是整条链的节拍器

这就是为什么 OpenAI 与 Broadcom 的自研芯片项目要预先锁定台积电 CoWoS-L 产能：拿到封装额度，才真正拿到出货权。

二、HBM4 时代的封装技术竞赛​

技术	作用	玩家
CoWoS-L	硅桥中介层，支持多芯粒 + 高密度 HBM 集成	台积电（产能最紧缺）
混合铜键合	支撑 16 层以上堆叠，热阻降低 20%+	三星（HBM4）、SK 海力士
1c DRAM 工艺	HBM4 速率 11.7-13Gbps（JEDEC 标准 8Gbps）	三星
Turnkey 模式	4nm 逻辑基片 + HBM4 + 封装打包供应	三星（反击 SK 海力士的先发生态位）

SK 海力士凭 HBM3E 世代的认证先机占据约 50% HBM 收入份额，三星 33%、美光 18%。HBM4 世代三星押注「按性能定价」+ turnkey 打包，竞争逻辑从「谁的产能大」切换为「谁的性能强、谁的集成度高」。

三、先进制程的真实意义​

2nm 的价值经常被高估为「算力翻倍」，实际上它的作用更精确：

• 能效比：同算力下功耗下降，直接决定 1800W 封顶（风冷/液冷阈值）下能塞进多少算力
• 逻辑芯粒密度：N3P 相对 4NP 约 1.3 倍密度、18% 动态功耗下降——对推理专用芯片，砍掉 FP64 后的面积红利进一步放大
• 成本：先进制程晶圆更贵，这也是为什么推理 ASIC 会认真考虑「上一代制程 + 大芯片」还是「先进制程 + 专用化」的权衡

四、给采购者的三个提醒​

1. 交期谈判要问到封装层：问「CoWoS 额度锁到哪一季度」，比问「流片了没」更能预测交付
2. HBM 世代与芯片世代解耦看：HBM4 三倍报价意味着 2027 年新平台的内存成本占比继续抬升，存储超级周期要计入 TCO
3. 国产替代看封装机会窗口：先进封装（2.5D/3D）的技术追赶周期短于 EUV 前道制程，是国内产业链现实性更强的切入点

延伸阅读：机柜即产品 · HBM4 三倍报价 · 完整对比表

自研芯片竞赛在 2026 年 10 月迎来关键节点：微软于 10 月 12 日在圣何塞 OCP 全球峰会上正式发布 Azure Maia 300，并宣布 2027 年起以「数吉瓦级」规模部署。这是微软首次把自研芯片定位为「主要推理系统」，而非补充。

核心规格：官方口径全记录​

Maia 300 采用多芯粒（multi-chiplet）设计，这是 Maia 家族第一代拆分计算与 I/O 的产品：

项目	参数
计算芯粒制程	台积电 N2P（2nm 级）
显存	8 组 HBM4，共 288 GB
显存带宽	18 TB/s
FP4 算力	13.8 PFLOPS
FP8 算力	6.9 PFLOPS
SoC TDP	950 W
scale-up 互联	单加速器双向 3.2 TB/s
机架配置	96 颗加速器 / 约 167 kW
部署时间	2027 年开始

需要注意口径：微软官方博客只给出了相对口径（系统算力 FLOPs 较 Maia 200 提升 36%、HBM 带宽 2.5 倍、容量 +33%），FP4 13.8 PFLOPS 与 FP8 6.9 PFLOPS 出自随发布公开的技术论文，并与官方相对口径自洽（Maia 200 的 10.1 PFLOPS FP4 乘以 1.36 约等于 13.8）。

机架架构：96 卡、三层延迟域、统一 fabric​

Maia 300 的机架设计与 NVIDIA 的 NVL72 走了两条路：

• 96 颗加速器分布在 24 个四卡托盘，取消独立主机托盘，机架功率与热资源统一管理
• 机架内全部电连接组成一个 pod；第二层用光互联最多连 128 个机架，组成 12,288 颗加速器的 superpod
• 统一 fabric：pod 内与跨机架使用相同通信语义，不再区分 scale-up 与 scale-out 两个域
• 微软宣称 96 卡完整配置下，机架级 Token 吞吐最高可达 Maia 200 的 7 倍

在负载定位上，Maia 300 明确面向长上下文推理、延迟敏感对话与多步骤智能体任务——GitHub Copilot 与 Microsoft Foundry 将在今年年底前接入。

部署节奏与供应链​

据路透社 10 月 13 日报道，微软计划2027 年部署超过 100 万颗 Maia 300。供应链口径显示，微软已在 2026 年 8 月与台积电锁定 30 万片以上代工产能，初期产量 30-40 万片、2027 年增至 120-150 万片（非微软官方数字）。

两个值得注意的背景：

1. 规格升级曾导致延期。原计划 3nm 配 HBM3e，后升级为 2nm 配 HBM4，量产时点从 2026 Q1 推迟到 Q4，微软靠提高 Maia 200 产量弥补缺口。
2. Evercore ISI 预计 2027 Q1 Maia 占微软 AI 芯片支出约 10%——自研芯片仍然是「降本增量」而非「替代采购」。

对采购方的意义​

Maia 300 不对外销售，只服务微软自己的 AI 业务。它的信号意义大于直接采购意义：当全球第二大云厂商把主力推理负载迁到自研 ASIC 上，NVIDIA 在推理市场的定价权会持续承压。对企业采购方而言，更实际的影响是——推理型云实例（Azure ND 系列）的单位 Token 价格曲线，未来两年会因 Maia 上量而更有下探空间。

相关阅读​

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由丰田、索尼、软银等八家日本产业巨头共同筹办，累计获得近 3 万亿日元资金支持——Rapidus 正在北海道千岁为日本重夺先进逻辑芯片制造权发起最后一搏。

2nm 量产时间表：2027 财年下半年​

Rapidus 成立于 2022 年 8 月，目标是基于 2 纳米 GAA（全环绕栅极）工艺打造世界最先进的逻辑芯片制造能力。其位于北海道千岁市的 IIM-1 试验线自 2025 年 4 月起投入运行，2025 年 7 月成功实现 2 纳米 GAA 晶体管的首次点亮，并已完成试制流片与基本电气特性验证。按照既定计划，Rapidus 将在 2026 年底前开始为客户生产 2 纳米测试芯片，2027 财年下半年启动大规模量产。

产能规划采取渐进策略：初期月产能 6000 片晶圆，目标到 2028 年提升至约 2.5 万片。公司同时启用了 Rapidus Chiplet Solutions 先进封装设施，采用 600 毫米乘 600 毫米玻璃基板，单块基板可产出的中介层数量达到以往 10 倍，并正在开发连接 2 纳米逻辑芯片与 HBM 内存的 2.5D 封装方案。

项目节点	时间与指标
试验线运行	2025 年 4 月，北海道千岁 IIM-1
2nm GAA 晶体管点亮	2025 年 7 月
客户测试芯片	2026 年底前
大规模量产	2027 财年下半年
初期月产能	6000 片，2028 年目标约 2.5 万片
晶圆定价	每片 300 万至 350 万日元
政府累计支持	约 2.35 万亿日元以上

价格战与差异化：RUMS 模式​

定价是 Rapidus 最锋利的武器。社长小池淳义 2026 年 7 月公开表示，2 纳米晶圆定价将为每片 300 万至 350 万日元，作为后来者"不能输给台积电"——而台积电同级先进制程 300 毫米晶圆报价约 3 万美元且传出涨价消息，Rapidus 定价折算后具备明显价格竞争力。

更深层的差异化在于商业模式。Rapidus 提出的 RUMS（快速统一制造服务）模式强调极短的生产周期与小批量快速迭代，瞄准的正是 AI 芯片客户"先流片、快速试错"的需求，与传统代工厂动辄排队长龙的大宗订单模式形成区隔。客户拓展已有实质进展：富士通成为首家商业客户，计划委托生产 2 纳米 AI 神经网络处理器；日本 IBM 被视为第二大锚定客户；加拿大 AI 芯片公司 Tenstorrent 获得早期产能承诺。小池淳义透露，2026 年以来已与超过 60 家潜在客户接洽。

资金、人才与尚未跨过的门槛​

资金端，日本政府的支持持续加码：2026 财年追加 6315 亿日元研发补助后，累计研发支持金额已达约 2.35 万亿日元，叠加民间企业出资，到 2027 年度累计投入预计接近 3 万亿日元。技术端，Rapidus 延续与 IBM 的深度合作，一半工程师驻扎纽约州参与联合研发，下一代 1.4 纳米工艺研发计划 2026 年内全面启动、目标 2029 年量产，更远期的 1 纳米节点目标是把落后台积电的时间差压缩到半年左右。

挑战同样清晰：量产良率尚待验证，先进制程的客户数量仍少，设计生态与巨额资本的持续投入都是长期考验。业界普遍认为，Rapidus 更现实的定位是服务日本本土及盟友体系的 AI 芯片供应链，而非在成熟大客户市场上正面争夺。

小结​

在全球先进制程被三家代工厂主导的格局下，Rapidus 承载着日本重返第一梯队的国家意志。2027 年 2 纳米量产若如期兑现，全球 AI 芯片设计公司将第一次拥有一个价格激进、迭代迅速的新代工选项。这场豪赌的答案，将在未来两年内揭晓。

每一次制程换代都会重新洗牌 AI 算力格局。2026 年，2nm 从路线图走进量产车间：AMD 抢下 N2 AI GPU 首发权，EPYC Venice 成为全球首款 2nm 数据中心 CPU，Intel 的 High-NA EUV 则悄悄跨过百万晶圆门槛。制程竞赛的规则，也在这一年悄悄改变。

制程、能效与晶体管密度的链条​

制程的意义可以用一条链概括：更小的晶体管 → 更高的密度与更低的开关功耗 → 同样封装面积塞进更多计算单元与更大缓存 → 单位 token 的能耗与成本下降。对 AI 芯片而言，这条链的最后一段尤其重要——推理集群的电费和散热已经取代芯片采购价，成为 TCO 的最大头之一，制程每前进一代，同等机柜功率下能跑的 token 数就上一个台阶。

2026 年的 2nm 落地图谱如下：

厂商	产品	制程	状态与要点
AMD	Instinct MI455X	TSMC N2 计算芯粒 + N3 I/O 与缓存芯粒	首款 TSMC N2 AI GPU，3200 亿晶体管，432GB HBM4，2026-07-23 发布
AMD	EPYC Venice（Zen 6）	TSMC N2	全球首款 2nm 数据中心 CPU，256 核，2026 年 5 月量产
Google	TPU 8t（Trillium 2）	TSMC 2nm	训练专用 ASIC，双计算 Die，9600 芯片 Pod，121 EFLOPS FP4
Intel	Foundry High-NA EUV 产线	High-NA EUV	已处理超 100 万片晶圆（2026-09-21 当周口径）
三星	2nm AI 芯片制程	SF2 路线	联合台积电推进，目标 2027 年量产，宣称能效比提升 40%（2026-09 口径）

N2 AI GPU 首发为何是 AMD​

按过往节奏，新制程的首发大客户通常是谁？答案是 AMD——而且这不是偶然。MI455X 采用 8 个 N2 计算芯粒（XCD）加 2 个 I/O die 与 2 个缓存/fabric die（N3）的混合封装：把最吃密度的计算芯粒放最先进节点，把成本敏感的 I/O 与缓存留在成熟一档的 N3，用 CoWoS-L 先进封装拼合，既拿到 2nm 的能效红利，又控制了整片成本。

同一家公司连下两城：EPYC Venice 用 N2 做出 8 颗 Zen 6C CCD、每颗 32 核、总计 256 核、1GB L3 缓存的怪兽 CPU，单路内存带宽 1.6TB/s，与 MI455X 组成 Helios 机架（18 颗 Venice + 72 颗 MI455X，31TB HBM4，2.9 FP4 exaFLOPS）。CPU 与 GPU 同代同步上新制程，是 AMD chiplet 战略的复利——分芯粒设计天然适配"最先进节点给计算、次先进节点给 I/O"的分配策略。Google TPU 8t 也选择了同样的 N2 + Broadcom 协作路线，印证了"定制 ASIC 抢新制程"的趋势。

High-NA EUV 百万晶圆的意义​

Intel 在 2026 年 9 月 21 日当周披露，其 Foundry 的 High-NA EUV 产线累计处理晶圆已超过 100 万片。这个数字的意义在于：High-NA EUV——分辨率更高、专为 2nm 及以下节点准备的下一代光刻机——从"实验室样机"正式进入"规模化生产"阶段。百万晶圆意味着工艺窗口验证、良率爬坡和产能利用都跨过了商业化门槛，Intel 18A 与 14A 路线因此有了现实的制造底盘。

对照看三星的动作同样密集：HBM4 已于 2026 年 2 月量产（成为 Rubin 等旗舰 GPU 的 HBM 供应商之一），2nm AI 芯片制程则与台积电形成竞争态势，目标 2027 年量产。制程竞赛与 HBM 竞赛第一次同步开跑。

"十年之约"：平台期被拉长​

台积电的投入力度佐证了这个节点的分量：2026 年 CAPEX 顶格到 560 亿美元上限，全年营收增速指引 30% 以上，3nm 产能同时在台湾、亚利桑那与熊本三地扩张。但硬币的另一面是 ASML 与 ZEISS 给出的"十年之约"——下一代光刻（High-NA 之后的技术）可能还需要十年才能成熟。这意味着 2nm/1.4nm 将成为一个超长平台期：没有新的光学分辨率红利可吃，各家的竞争焦点必须转移。

转移的方向已经很清晰。第一是先进封装：MI455X 的 12 颗 HBM4 堆栈、Rubin 的 MCM 多芯片设计，都说明系统级创新正在替代晶体管微缩。第二是 HBM 配套：N2 计算芯粒如果没有 22-23TB/s 的 HBM4 喂数据，算力就是摆设——制程与内存的协同定义能力，比制程数字本身更能决定产品成败。

小结​

2026 年的制程竞赛呈现出三个信号：2nm 实力量产，AMD 借 chiplet 架构连夺 AI GPU 与数据中心 CPU 双首发，Google 定制 ASIC 跟进；Intel 用 High-NA EUV 百万晶圆宣告制造能力回归牌桌；而 ASML 的十年之约意味着制程数字的边际收益递减，先进封装、HBM 协同与能效工程将成为新的竞争主轴。对 AI 算力买家来说，评估一颗芯片时，"几纳米"正在变成一个越来越不完整的答案——封装里装了什么、带宽喂了多少、每瓦能跑多少 token，才是更完整的提问方式。

2nm不再只是制程路线图上的一个名词，它已经成为AI算力竞赛的物理基础。AMD MI455X的问世，宣告最先进制程正式进入AI加速器的主战场。

MI455X：首款N2制程AI GPU登场​

2026年7月23日，AMD在Advancing AI活动中正式发布基于CDNA 5架构的MI455X。而在Hot Chips 2026上，AMD首次公开了这款芯片的chiplet级细节，其中最重磅的信息是：8个加速复杂裸片（XCD）采用台积电N2（2nm）制程制造，这使MI455X成为业界首款采用N2的AI GPU。

N2是台积电首个量产的2nm节点，也是其首次在逻辑制程中采用GAA环绕栅极晶体管的第二代演进。把旗舰AI加速器的主力计算裸片押注在新节点上，AMD对2nm良率与产能的信心可见一斑。

Chiplet架构深度解析​

MI455X的架构设计体现了"异构集成极致化"的思路：

部件	制程/规格	关键参数
8个XCD计算裸片	台积电N2（2nm）	3D混合键合（Hybrid Bonding）堆叠
Fabric/Cache/IO裸片	台积电N3P	承担互连、缓存与外围功能
封装	CoWoS-L	台积电先进封装
晶体管总数	—	3200亿
HBM4	12个堆栈	432GB、23.3TB/s带宽
全局L2缓存	—	192MB

几个值得注意的设计选择：

• 3D混合键合：8个XCD不再仅靠2.5D互连并排摆放，而是通过3D混合键合垂直堆叠集成，大幅缩短裸片间信号路径、提升互连密度。
• 制程分工：计算裸片用最先进的N2追求性能与能效，而fabric/cache/IO裸片采用更成熟、成本更低的N3P——这是chiplet时代"好钢用在刀刃上"的典型做法。

内存与算力：对MI355X的代际跃升​

对比上一代MI355X，MI455X在内存和算力两个维度都实现了跨越：

指标	MI355X（HBM3E）	MI455X（HBM4）	提升幅度
显存容量	288GB	432GB	1.5倍
总带宽	—	23.3TB/s	约2.9倍
MXFP4算力	—	40.26 PFLOPS	4倍
MXFP6/MXFP8算力	—	各20.13 PFLOPS	—

低精度数据格式的全面支持是CDNA 5的重点：MXFP4算力达到MI355X的4倍，直接面向当前主流的大模型FP4推理与训练场景。

架构演进：Wave32、超越函数引擎与数据搬运器​

除了制程和规格，MI455X在微架构层面有三处关键改动：

1. 原生Wave32执行：从传统Wave64转向原生Wave32，降低指令延迟与寄存器压力，让SIMD单元利用率更高，尤其利于注意力机制等不规则计算负载。
2. 超越函数引擎：新增专用引擎加速attention中的数学运算（如指数、归一化等超越函数），直击Transformer推理的热点。
3. Tensor Data Mover：专门的数据搬运单元，减少计算单元在数据调度上的空转，提高实际有效算力占比。

这三项改动共同指向一个目标：让纸面PFLOPS尽可能转化为真实吞吐。

2nm量产竞速：台积电、三星与Intel的三角格局​

MI455X只是2nm竞赛的开局。2026年9月的报道显示，三星正联合台积电推进2nm AI芯片制程，目标2027年量产，能效比提升40%。两大代工厂不约而同地把2nm的市场切入点选在AI芯片上——因为只有AI客户能承受先进制程的晶圆成本，也只有AI负载能把每瓦性能的价值放大到极致。

另一边，Intel Foundry的High NA EUV已累计处理超过100万片晶圆（截至2026年9月21日当周的报道），在1.4nm及以下节点上，Intel试图用High NA EUV实现技术反超。代工三强的2nm/1.4nm竞速，本质上是在为2027年之后的AI芯片订单排兵布阵。

能效比：下一个主战场​

为什么整个行业都在押注2nm？答案不是峰值算力，而是能效比。当单个训练集群的功耗达到数百兆瓦时，制程每提升一代带来的每瓦性能改善，会直接折算成电力基建成本和运营费用的下降——这正是前文所述"算力竞赛变成电力竞赛"的技术呼应。三星与台积电宣传的"能效比提升40%"，对应的正是客户最痛的那根神经。

小结​

MI455X用8个N2制程XCD、3D混合键合、3200亿晶体管和432GB HBM4，把AI GPU的工程上限推到了新高度；而Wave32原生执行、超越函数引擎和Tensor Data Mover则展示了微架构层面让算力"落地"的努力。随着三星/台积电剑指2027年2nm量产、Intel以High NA EUV蓄力，先进制程与AI算力已经深度捆绑。2nm时代的开启意味着：未来AI芯片的竞争，将在原子尺度上决出胜负。

2026年4月22日，在拉斯维加斯举行的Google Cloud Next '26大会上，谷歌正式发布了第八代张量处理器（TPU）。这是谷歌史上首次将AI训练与推理任务拆分至两款独立芯片：

• TPU 8t：专为模型训练设计
• TPU 8i：专注高并发推理任务

此次发布未引入新的物理概念，而是聚焦于解决AI数据中心的核心痛点：万卡集群扩展效率、智能体AI工作负载优化、每瓦性能提升。

TPU 8i（推理专用）：消除"等待室效应"​

TPU 8i是谷歌和**联发科（MediaTek）**首次合作设计的推理专用芯片，旨在消除"等待室效应"——即用户请求被有意排队或延迟以实现硬件利用率最大化的情况。

TPU 8i 核心规格（推测）​

参数	TPU 8i	TPU v7 Ironwood
定位	推理专用	推理为主
制程	TSMC 2nm	—
Die设计	双计算Die（推测）	—
显存	8× HBM3e 12层（推测 ~192GB）	8× HBM3（192GB）
显存带宽	~7 TB/s（推测）	7,380 GB/s
FP8 算力	~4,614 TFLOPS（推测）	4,614 TFLOPS
TDP（每芯片）	1,300 W	1,000 W
互联	ICI 3D Torus	ICI 3D Torus
集成CPU	Arm Axion（64核）	无
散热	风冷/液冷均可	第4代液冷
公布时间	2026-04-22	2025-08-25
量产时间	2027年底	2026年

关键特性：

• ✅ 高并发推理优化：专为Agentic AI设计，支持数千个步骤的推理链条
• ✅ Arm Axion CPU集成：64核Neoverse V2，Host CPU + 数据预处理协同
• ✅ 低延迟：消除"等待室效应"，首Token延迟（TTFT）极低
• ✅ 每瓦性能提升117%：相比Ironwood（同等价格）

TPU 8t（训练专用）：Gemini 3/4的"发动机"​

TPU 8t专为Google Gemini 3 / Gemini 4等frontier模型训练设计，是谷歌与**博通（Broadcom）**长期合作的延续。

TPU 8t 核心规格​

参数	TPU 8t	TPU v7 Ironwood	提升
定位	训练专用	推理为主	形态拆分
制程	TSMC 2nm	—	新一代
Die设计	双计算Die	—	架构升级
显存	8× HBM3e 12层（单芯片推测 ~256GB）	8× HBM3（192GB）	升级
显存带宽	~7 TB/s（推测每芯片）	7,380 GB/s	持平
Pod芯片数	9,600芯片	9,216	+4%
Pod HBM总量	2 PB	—	远超
Pod FP4算力	121 EFLOPS	~42 EFLOPS（推测）	~3×
集成CPU	Arm Axion（64核）	无	新增
TDP（每芯片）	1,300 W	1,000 W	+30%
量产时间	2027年底	2026年	—

关键特性：

• ✅ MoE训练原生支持：Expert Parallel优化（DeepSeek / Mixtral风格）
• ✅ Long-context训练：1M+ token上下文训练优化
• ✅ RLHF/后训练：Online RL（DPO/PPO/GRPO）原生优化
• ✅ Arm Axion CPU协同：数据预处理/权重初始化Offload到CPU
• ✅ SparseCore加速：MoE路由和推荐系统

第八代TPU的战略意义​

1. 训练与推理首次分家​

此前，谷歌的TPU设计理念是"一个架构兼顾训练和推理"（如TPU v5p、v6e）。但智能体AI时代的到来改变了这一点：

• 训练工作负载：大规模矩阵乘法、长时序反向传播、稀疏化MoE
• 推理工作负载：高并发、低延迟、KV Cache密集型、动态批处理

这两种工作负载对芯片架构的要求截然不同。拆分后：

• TPU 8t可以专注优化计算密度和显存容量
• TPU 8i可以专注优化推理吞吐和每瓦性能

2. 与博通、联发科的双线合作​

• 博通（Broadcom）：继续合作设计TPU 8t（训练），延续自TPU v1以来的长期伙伴关系
• 联发科（MediaTek）：首次合作设计TPU 8i（推理），引入移动芯片低功耗设计经验

这种"双线合作"策略使谷歌能够：

• 在训练芯片上追求极致性能（与博通的高端ASIC经验结合）
• 在推理芯片上追求极致能效（与联发科的移动芯片经验结合）

3. 对标NVIDIA Vera Rubin​

对比	Google TPU 8t + 8i	NVIDIA Vera Rubin
策略	训练/推理拆分	统一架构（GPU+CPU）
制程	TSMC 2nm	TSMC 3nm（推测）
生态	仅Google Cloud	全球可用
软件	JAX / PyTorch/XLA	CUDA / PyTorch
量产	2027年底	2026年秋季
优势	与Gemini深度集成	生态最成熟

技术深度解析​

TSMC 2nm：为何选择2nm？​

谷歌是首家在AI加速器上采用TSMC 2nm制程的厂商（NVIDIA Rubin用的是3nm）。2nm（N2）工艺相比3nm（N3E）：

• 晶体管密度提升：~15-20%
• 功耗降低：~25-30%（同等性能）
• 性能提升：~10-15%（同等功耗）

对于功耗已达1,300W的TPU 8t/8i来说，2nm是必须的——否则4nm/3nm无法在合理功耗内集成双计算Die和8×HBM3e。

Arm Axion CPU：Google自研CPU首次进入TPU节点​

此前，TPU节点使用Intel Xeon或AMD EPYC作为Host CPU。TPU 8t/8i首次集成Google自研的Arm Axion CPU（64核Neoverse V2）：

意义：

1. 数据预处理Offload：Tokenization、数据增强等可以完全在Axion上完成，不占用TPU算力
2. 权重初始化：大模型训练的权重初始化可以在CPU上完成，加速训练启动
3. 推理调度：多模型推理时，Axion负责请求调度和负载均衡

这标志着TPU节点向"超节点"演进：不再是纯加速器，而是TPU + Axion CPU协同系统，对标NVIDIA Vera CPU。

第4代液冷：1,300W的散热挑战​

TPU 8t/8i的TDP达到1,300W（相比Ironwood的1,000W提升30%），这给数据中心散热带来巨大挑战。

谷歌采用第4代液冷方案：

• 冷板液冷：直接冷却GPU Die和HBM
• 浸没式液冷：可选方案（超高密度部署）
• 智能温控：根据工作负载动态调整泵速和风扇转速

量产时间表与应用场景​

时间	事件
2026-04-22	Cloud Next '26正式公布
2026年下半年	内部测试（Google DeepMind优先使用）
2027年底	**正式量产，Google Cloud开放
2028年	下一代TPU（可能为TPU 9）

目标应用场景：

• ✅ Frontier模型训练（Gemini 3/4、外部客户）
• ✅ MoE大模型推理（高并发、低延迟）
• ✅ 多模态AI（ViT + LLM同步推理）
• ✅ 智能体AI（Agentic AI工作负载）

与竞品对比​

厂商	产品	制程	TDP	量产时间
Google	TPU 8i（推理）	TSMC 2nm	1,300W	2027年底
Google	TPU 8t（训练）	TSMC 2nm	1,300W	2027年底
NVIDIA	Rubin GPU	TSMC 3nm（推测）	~1,000W	2026年秋季
NVIDIA	Vera CPU	TSMC 3nm（推测）	~500W	2026年秋季
AMD	MI455X（MI400）	TSMC 3nm（推测）	~700W	2026年
华为	昇腾950PR	—	~500W	2026年Q1

行业影响​

1. AI芯片进入2nm时代：谷歌率先采用TSMC 2nm，NVIDIA、AMD必然跟进
2. 训练/推理拆分成为新趋势：其他厂商（如NVIDIA、AMD）可能会效仿
3. 自研CPU成为标配：Google（Axion）、NVIDIA（Vera）、华为（鲲鹏）都在做CPU+加速器的协同设计
4. 液冷成为必然选择：1,300W的TDP意味着风冷已经无法满足

相关芯片​

• Google TPU 8i - 推理专用TPU详细规格
• Google TPU 8t - 训练专用TPU详细规格
• Google TPU v7 Ironwood - 上一代推理TPU
• NVIDIA Rubin R200 - 同代竞品
• NVIDIA Vera CPU - Google Axion的对标产品

参考资料​

• Google博客：Introducing new TPUs at Cloud Next '26
• 谷歌Cloud Next '26大会回放
• 腾讯新闻：谷歌第八代TPU详解

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本文基于Google官方公告及公开资料整理，部分规格为推测值，以官方最终发布为准。