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在 2026 年 7 月的 Advancing AI 大会上，AMD 拿出了迄今最接近英伟达旗舰的一张对比表。MI455X 不是简单加显存：CDNA 5 重构了计算单元、换上 HBM4、把机柜级互联从短板变成卖点。两代之间的跳跃，恰好记录了 AMD 从"做一张好卡"到"做一台好机柜"的战略转身。

两张规格表看代际差距​

MI355X（CDNA 4，2025 年）的卖点是显存容量与性价比：288GB HBM3E、8TB/s 带宽、10.1 PFLOPS MXFP4，1,400W 功耗。MI455X（CDNA 5，2026 年 7 月 23 日发布）则全面换代：432GB HBM4、23.3TB/s 带宽、40 PFLOPS MXFP4，据公开报道功耗估计超过 2kW（官方未公布 TDP）。

规格	MI355X（CDNA 4）	MI455X（CDNA 5）
显存	288GB HBM3E	432GB HBM4（12 堆叠）
显存带宽	8TB/s	23.3TB/s（约 2.9 倍）
MXFP4	10.1 PFLOPS	40.26 PFLOPS（4 倍）
MXFP8	5 PFLOPS	20.13 PFLOPS
FP16/BF16 矩阵	2.5 PFLOPS	5.03 PFLOPS
FP32 向量	157.3 TFLOPS	315 TFLOPS
Scale-Up 互联	1.08TB/s	3.6TB/s（UALoE，72 通道）
Scale-Out	400Gb/s	2,400Gb/s（3 组 AI NIC）
晶体管	185B	320B

架构层面有两个关键动作。其一，CDNA 5 借用了 RDNA 图形线的组织方式：8 个 XCD 内部分成双 Shader Engine，计算单元总量仍是 256 个——4 倍的低精度吞吐提升并非靠堆单元，而靠数据通路重构与频率。其二，L2 缓存从计算 Die 上移走，下沉到两颗 Fabric and Cache Die，提供 192MB、54TB/s 的缓存层。制造上采用 2nm（8 颗 XCD）加 3nm（I/O 与缓存 Die）的混合工艺，是 CoWoS-L 封装上有史以来最大的芯片之一。

Helios 机柜：真正的产品是"一柜子"​

MI455X 的部署形态基本只有一种：Helios 机柜。每托盘 4 卡，整柜 72 颗 MI455X，配 EPYC Venice CPU、Pensando Vulcano AI NIC 与 Salina DPU。整柜指标：2.9 EFLOPS MXFP4、31TB HBM4、1.67PB/s 内存带宽，机柜内 UALoE 聚合带宽 260TB/s，跨机柜走符合 UEC 规范的以太网，Scale Out 带宽 43TB/s。

维度	AMD Helios	英伟达 Vera Rubin NVL72
单卡显存	432GB HBM4	288GB HBM4
单卡带宽	23.3TB/s	22TB/s
机柜显存	31TB	约 20.7TB
机柜 FP4	2.9 EFLOPS（MXFP4 口径）	3.6 EFLOPS（NVFP4 稀疏口径）
机柜内互联	UALoE（开放，260TB/s）	NVLink 6（约 260TB/s 级）
生态标准	OCP、UALink、UEC	NVLink、InfiniBand、私有

注意口径差异：两家 FP4 格式（MXFP4 与 NVFP4）缩放方式不同，峰值对比只能看个大概。AMD 强调的是开放牌——Open Rack Wide 机柜规范、UALink、UEC 以太网，让多家设备商都能实现同等设计，这与英伟达的垂直整合形成对照。OpenAI、Meta、Anthropic、微软、甲骨文均已表态采用 Helios。

选型视角​

对推理型业务（长上下文、高并发、大 KV Cache），MI455X 的 432GB 显存与 23.3TB/s 带宽是纸面最强组合，显存敏感的模型分片需求可能直接减少所需 GPU 数量。对训练型业务，ROCm 生态的成熟度仍是关键变量——AMD 宣称 PyTorch、vLLM、Triton 首日支持，但大规模部署的调优经验仍需验证。功耗未定稿也意味着机房设计要保留弹性。而对已经跑在 MI350 上的团队，CDNA 5 延续了内存优先哲学，迁移成本相对可控。

小结​

MI355X 到 MI455X 的跳跃，本质是 AMD 从单卡竞争切换到机柜竞争：显存更多、带宽近 3 倍、互联追平 NVLink，再用开放标准对抗垂直整合。英伟达在机柜算力口径与软件生态上仍领先，但 2026 年的 AI 工厂买家第一次拥有了两个都成立的旗舰选项。

在 AI GPU 抢走所有头条的年代，服务器 CPU 的战争并未结束，而是换了一种打法。AMD 把 Zen 6 架构的 EPYC Venice 推上 2nm，堆到 256 核，并让它成为 Helios 机架的主机侧大脑——这是一份关于"AI 时代 CPU 该干什么"的答案。

全球首款 2nm 数据中心 CPU​

EPYC Venice 于 2026 年 1 月 6 日在 CES 发布，是第六代 EPYC 数据中心处理器，也是全球首款采用 2nm 工艺的高性能处理器。苹果会在消费级处理器上首发台积电 2nm，但数据中心 2nm 的头衔属于 AMD——在 x86 阵营中，这是自 Zen 架构崛起以来 AMD 第一次在制程节点上同时领先所有对手。

其核心规格如下：

规格	参数
CPU 架构	Zen 6 / Zen 6C
制程工艺	台积电 2nm（N2）
核心数量	最高 256 核（Zen 6C 版）
线程数量	最高 512 线程
L3 缓存	1024MB（1GB）
CCD 配置	8 个 Zen 6C CCD（每 CCD 32 核）
内存通道	16 通道，单路带宽 1.6TB/s
PCIe	6.0
封装接口	全新 SP7
发布时间	2026 年 1 月 6 日（CES 2026）
量产时间	2026 年 5 月（已投入量产）

Venice 系列包含两个版本：高密度 Zen 6C 版本最高 256 核（8 个 CCD、每 CCD 32 核、1GB L3），面向高密度数据中心；标准 Zen 6 版本最高 192 核（16 个 CCD、每 CCD 12 核、768MB L3），面向通用数据中心。单核性能提升达 70%。

256 核的密度哲学：AI 节点中 CPU 的角色重定义​

Zen 6C 的设计哲学浓缩在一个数字里：每 CCD 32 核，比上代 Zen 5C 的 16 核直接翻倍。这让 AMD 只用 8 颗 CCD 就实现了 256 核——更少的芯粒数量意味着更低的封装成本、更简化的互联拓扑与更好的良率控制。这是典型的 chiplet 时代密度打法：不追求单核极限，而是追求单位封装面积与单位成本下的核心密度。

为什么 AI 数据中心需要 256 核？答案藏在 CPU 角色的转变里。在传统数据中心，CPU 是绝对主角；而在 Helios 这样的 AI 机架中，每托盘 4 颗 MI455X GPU 配 1 颗 Venice，CPU 的职责变成了数据搬运、内存管理、系统控制编排——它不再是算力的提供者，而是算力的"交通调度员"。

这个角色对 CPU 的要求恰好与 256 核匹配：数据预处理、Tokenization、KV Cache 管理、网络协议栈、存储 I/O，这些工作高度并行且不依赖单核性能，核心数量就是吞吐量。16 通道内存提供的 1.6TB/s 带宽（Turin 的 2 倍）与升级的 PCIe 6.0、CPU-GPU 互联带宽翻倍，都是为了同一个目标：让 GPU 永远不缺数据。在 AI 工厂里，一颗喂不饱 GPU 的 CPU，就是最贵的瓶颈。

2nm 双厂布局：台湾与亚利桑那的地缘对冲​

Venice 的另一个关键进展是产能布局：它已在台积电 2nm 产线启动量产，并将延伸至台积电美国亚利桑那工厂。这使 AMD 成为首个实现美国本土 2nm 量产的 x86 服务器 CPU 厂商。

这步棋的价值在地缘层面。美国政府对本土先进制程产能的战略诉求日益强烈，超大规模云厂商的采购决策中"美国制造"的权重持续上升；亚利桑那产线让 AMD 在满足主权 AI 与政府订单时拥有对手难以复制的选项。与此同时，台湾产线保障了主力产能与成本效率——双厂并行既是对冲地缘风险，也是对冲单一产线的产能与意外风险。对于一款要装进 OpenAI、Meta、微软数 GW 级 AI 工厂的 CPU，供应链韧性本身就是产品力。

竞争格局：Intel 的份额流失与 Vera 的正面压力​

服务器 CPU 市场的竞争压力来自两个方向。

一个方向是传统对手 Intel。分析师普遍认为 Intel 在服务器 CPU 市场持续丢失份额，甚至出现"卖出 Intel"的分析口径。在 AI 数据中心的建设热潮中，每新建一个机架，主机侧 CPU 的采购决策就发生一次——而 Helios 这类 AMD 自家机架方案，天然把 Venice 带进了原本属于 Xeon 的领地。

另一个方向来自 NVIDIA。AI 工厂正在重新定义 CPU 的形态：NVIDIA 为 Rubin 平台配套了自研的 Vera ARM CPU（88 核），试图用"GPU 加自家 CPU"的整合方案替代独立服务器 CPU。竞争压力已经有数字化的呈现——根据 Daytona 的 Vera CPU 智能体基准测试，Vera 在千个沙盒场景中耗时 10.8 秒，而 EPYC 9755 需要 88.4 秒。这一测试虽不能代表所有负载，但它揭示了一个真实趋势：NVIDIA 正在用专为 AI Agent 工作负载设计的 CPU 架构，向"AI 工厂该用什么 CPU"的话语权发起冲击。

AMD 的应对是把 Venice 做成开放生态的一部分：它不只服务 Helios，也通过 Dell、HPE、Supermicro、Lenovo 的 OEM 渠道进入各种第三方 AI 服务器。与 Vera 的封闭整合路线不同，Venice 的卖点是 x86 软件兼容性与部署灵活性——存量数据中心不需要重写一行代码。

小结​

EPYC Venice 的故事不是"更多核心、更先进制程"的常规升级，而是一次角色转型的样板：CPU 从数据中心的主角变成 AI 工厂的调度中枢，256 核与 1.6TB/s 内存带宽是为"数据搬运工"这个新岗位定制的装备。2nm 双厂布局提供了地缘对冲，x86 兼容性守住了开放生态的基本盘。它面对的挑战同样明确——向上要顶住 Vera 这类 AI 原生 CPU 架构的挤压，向下要继续收割 Intel 丢失的份额。AI 时代的 CPU 战争，才刚刚进入下半场。

当 AI 竞争的单元从单颗 GPU 升级为整个机架，机架架构就成了新的战场。AMD 的答案叫 Helios：72 颗 MI455X、18 颗 EPYC Venice、31TB HBM4，外加一条与 NVIDIA NVLink 完全不同的开放互联路线。本文拆解它的技术细节、工程约束与商业兑现节奏。

从 GPU 到机架：AI 基础设施的竞争单位变了​

大模型训练与推理的规模已经远远超出单卡甚至单服务器的能力范围。万亿参数模型的训练需要数百到数千颗 GPU 高速协同，推理集群则要求在机架级完成模型分片与流量调度。于是 NVIDIA 用 NVLink 与 NVL72 把竞争拉到了机架层，而 AMD 在 2026 年 1 月的 CES 上给出了自己的回答——Helios，并在 Advancing AI 2026 上确认了完整规格。

Helios 的核心配置一目了然：

组件	配置
GPU	72 颗 MI455X（CDNA 5，每颗 432GB HBM4）
CPU	18 颗 EPYC "Venice"（Zen 6，最高 256 核）
AI 网卡	Pensando Vulcano 800G AI NIC
HBM4 总容量	31TB
FP4 推理算力	2.9 EFLOPS
FP8 训练算力	1.4 EFLOPS
每 GPU 显存带宽	23.3TB/s
Scale-up 总带宽	260TB/s
Scale-out 带宽	43TB/s（较竞品多 50% 以上）

单机架 2.9 EF FP4 的推理算力意味着，一个 Helios 机架可以完整运行 700B 级模型；31TB HBM4 则为超长上下文、多模态与 MoE 架构提供了充裕的显存池。

三级部件：MI455X、Venice 与 Vulcano​

Helios 的性能来自三个部件的协同设计。

MI455X 是算力核心。每颗 GPU 基于 CDNA 5 架构，采用台积电 N2 计算芯粒加 N3P I/O 与缓存芯粒的混合封装，3200 亿晶体管，432GB HBM4 配 23.3TB/s 带宽，MXFP4 算力 40 PFLOPS 级。72 颗的规模使其成为目前单机架密度最高的 AI 算力方案之一。

EPYC Venice 是主机侧大脑。这款全球首款 2nm 数据中心 CPU 基于 Zen 6 架构，最高 256 核、1GB L3 缓存、16 通道内存提供 1.6TB/s 带宽，CPU 到 GPU 互联带宽是上一代的 2 倍。在 Helios 中，每托盘 4 颗 GPU 配 1 颗 Venice，18 颗 CPU 负责数据搬运、内存管理与系统调度。

Pensando Vulcano 是网络出口。800G AI NIC 负责 scale-out 侧的横向扩展，前代 Pollara 400G 已在 MI300 系列上验证了 AMD 网卡路线，Vulcano 将单卡带宽翻倍，并深度配合 UALink 协议栈。

UALink over Ethernet：开放互联路线的技术选择​

Helios 最具战略意义的设计是互联方案：采用 UALink over Ethernet（UALoE）实现 scale-up 纵向扩展，单 GPU 纵向扩展带宽 3.6TB/s，横向扩展 600GB/s（由三块 800G Vulcano NIC 提供）；整个机架的 scale-up 总带宽达 260TB/s，scale-out 达 43TB/s——后者比同级竞品高出 50% 以上。

UALink 是 AMD 联合 Broadcom、Intel 等共同推动的开放标准，目标是打破 NVLink 的封闭生态。选择"UALink 跑在以太网上"而非另起炉灶的专有协议，有三层考量：

1. 生态复用：数据中心以太网的技术栈、运维体系与供应链已经高度成熟，复用以太网物理层可以大幅降低部署门槛。
2. 供应商多元：开放标准意味着交换芯片、网卡、线缆可以有多个供应商，客户不再被单一家族的网络产品绑定。
3. 与 OCP 协同：UALink 与 OCP 的机架规范天然衔接，形成从芯片到机柜的完整开放栈。

与之对照，NVIDIA 的 NVLink 路线追求极致的私有优化——每 GPU 互联带宽更高、协议延迟更低，但代价是生态锁定。两条路线的胜负，取决于开放生态的成熟速度能否追上垂直整合的性能优势。

44OU ORW 机架：被物理约束塑造的工程设计​

Hot Chips 2026 上披露的机架工程细节，展示了巨型 AI 系统在数据中心物理约束下的真实样子。

工程维度	Helios 机架参数
机柜规格	44OU ORW 双宽机架（Open Rack Wide v3）
托盘布局	18 个计算托盘 + 6 个交换托盘
散热	全液冷 + 液冷快速接头
供电	50V 直流母线
整机重量	超过 7000 磅

这组数字背后是严酷的物理现实。72 颗高功耗 GPU 加 18 颗 CPU 使机架功率达到 225-245kW，传统风冷在如此功率密度下已经无能为力，全液冷成为唯一选项，液冷快速接头则是为了支持托盘级热插拔维护——在价值 500 万美元以上的机架中，停机时间就是真金白银。

50V 直流母线的选择同样有讲究：相比传统交流配电，直流母线减少一次 AC-DC 转换损耗，且在高功率密度下配电铜排更省空间。而超过 7000 磅的整机重量，则意味着数据中心的地板承重、搬运路线乃至建筑结构都需要为此重新评估——这也是它与 Meta 共研 ORW（Open Rack Wide）设计的意义：让宽体机架成为行业可复用的开放标准，而不是每家云厂商各造一套。

量产节奏与客户版图​

Helios 的交付节奏已经进入兑现期：2026 年 7 月开始量产，Q3 末首批出货，Q4 放量。客户侧的版图同样清晰：

• 微软：2026 年 7 月宣布扩大合作，在 Azure 大规模部署 Helios 机架级系统，明确用于前沿模型推理而非训练。
• Oracle：被列为 Helios 早期采用者。
• OpenAI：6GW 级合作协议，首批 1GW 基于 MI450 系列，计划 2026 年 Q4 启动 Helios 规模化上架，2027 年进入加速投放周期。
• Meta：最多 6GW 的 AMD GPU 部署计划，正测试 Helios 机架与第六代 EPYC，并与 AMD 共研基于 MI450 架构的定制加速器。
• TCS：将 Helios 带到印度市场。
• HPE：开放机架合作，加入 Dell、Supermicro、Lenovo 的 OEM 阵容。
• 主权 AI：Helios 平台也将助力美国主权 AI 工厂超算建设。

OpenAI 与 Meta 合计 12GW 以上的合作规模，是检验 Helios 商业模式的试金石。AMD 用认股权证与战略投资绑定头部客户的模式（如向 OpenAI 发行最多 1.6 亿股认股权证），本质是把未来收入与客户增长深度绑定——如果兑现，AMD 将在 AI 加速器市场获得实质性的第二供应商地位。

小结​

Helios 不只是一台更大的机柜，而是 AMD 对 AI 基础设施的一次完整表态：用 UALink 与 OCP 的开放标准对抗 NVLink 的垂直整合，用显存容量与 scale-out 带宽的数字优势切入推理市场，用与 Meta 共研的 ORW 机架设计把工程经验沉淀为行业规范。7000 磅的重量、50V 直流母线与全液冷快速接头提醒我们，AI 竞争已经深入到供电、散热与承重这样的物理细节。接下来真正的问题只有一个：6GW 订单的兑现节奏，能否跟上纸面参数的漂亮程度。

当 MI430X 与第六代 EPYC 确定驱动欧洲 LUMI-AI 超算，AMD 的 HBM4 家族不再只是 PPT 上的参数表，而是正在被国家级算力项目、超大规模云厂商与 AI 实验室同时验证的产品矩阵。本文盘点 MI400 系列的完整版图，以及它背后的收购组合拳。

MI400 系列：一张覆盖三大场景的产品矩阵​

MI400 系列于 CES 2026 正式发布，在 Advancing AI 2026 上确认了清晰的 SKU 分层。三款产品覆盖了数据中心采购的三种典型场景：

型号	定位	显存	算力	出货时间
MI455X	前沿训练 + 推理旗舰（Helios 机架专用）	432GB HBM4	40 PFLOPS 级 MXFP4（dense）	2026 H2 起量产
MI430X	HPC / 主权 AI（硬件 FP64 加速）	432GB HBM4	硬件 FP64 288 TFLOPS	2027 H1
MI350P	企业存量升级（风冷 PCIe）	144GB HBM3E	4.6 PFLOPS MXFP4	已出货

再往远看，AMD 已在 Advancing AI 2026 预告了下一代 MI500 系列：CDNA 6 架构、台积电 2nm、HBM4E 显存，预计 2027 年发布，由 AMD 与 OpenAI 联合定义开发。从 MI400 到 MI500，加上此前的 MI350（CDNA 4）与 MI300X，AMD 的产品路线第一次形成了以年度为节奏的完整梯队，而非零星的单点反击。

值得注意的是，MI455X 与 MI430X 共享同一套 CDNA 5 加 432GB HBM4 的硬件底座——AI 吞吐优先与 FP64 精度优先通过同一平台的不同调校实现，这大幅摊薄了研发与生态适配成本。

MI430X：用 FP64 锁定国家级超算​

MI430X 是 MI400 家族中最具象征意义的一款。它与 MI455X 同样配备 432GB HBM4、23.3TB/s 带宽，但核心差异在于原生硬件级 FP64 双精度：288 TFLOPS，约为 NVIDIA Vera Rubin 的 8.7 倍。这是一个精准卡位——双精度科学计算是 NVIDIA 在消费级 AI 浪潮中相对弱化的领域，而它恰恰是国家级超算的刚需。

MI430X 已经锁定两套国家级系统：

• 美国 ORNL "Discovery"：橡树岭国家实验室新一代超算，2028 年部署；
• 法国 "Alice Recoque"：GENCI 与 CEA 联合打造的欧洲系统。

AMD 官方已在 8 月 4 日财报电话会确认，MI430X 正在 ORNL 与法国 Jean Zay 的 exascale 级超算中运行。而根据最新进展，MI430X 与第六代 EPYC 将共同驱动欧洲 LUMI-AI 超算——LUMI 是欧洲最强的超算系统之一，其 GPU 分区此前基于 MI250X，此次升级至 HBM4 平台，是欧洲主权 AI 对 AMD 路线的直接背书。

超算背书对 ROCm 生态的拉动​

国家级超算项目的价值远超订单本身。超算是软件生态最好的试炼场：混合精度科学计算、大规模 MPI 并行、异构调度，这些极端场景会把 ROCm 的短板逼出来并倒逼修复。同时，超算项目通常要求开源软件栈与长期维护承诺，这与 ROCm 的开源路线天然契合。ORNL、Jean Zay、Alice Recoque、LUMI-AI 构成的"超算联盟"，正在为 ROCm 提供一种商业市场买不到的信誉资产——当欧洲与美国的公共算力项目都选择 AMD 时，商业客户的采购顾虑会显著降低。

平台协同：EPYC Venice 与 2nm 双线量产​

MI400 家族的算力释放离不开主机侧的配套。第六代 EPYC "Venice"（Zen 6，最高 256 核，1.6TB/s 内存带宽）已在台积电 2nm 产线启动量产，并延伸至美国亚利桑那工厂——这使 AMD 成为唯一在两个地区都有先进制程量产能力的 x86 服务器 CPU 厂商。下一代 "Verano" 已为 AI 工作负载预留设计，将延续 CPU 与 GPU 平台协同的打法。

CPU 与 GPU 的协同不是简单的搭配销售。在 Helios 机架中，每托盘 4 颗 MI455X 配 1 颗 Venice，CPU 负责数据搬运与调度，CPU-GPU 互联带宽是上一代的 2 倍。对推理集群而言，主机侧的数据预处理好坏直接影响 GPU 利用率——这正是 AMD"CPU 加 GPU 双引擎"路线在 AI 时代的复利。

收购组合拳：内存、推理与空间智能​

围绕 MI400 平台，AMD 在 2026 年展开了一组方向明确的收购：

收购标的	能力方向	战略意图
MEXT	内存访问优化	强化 HBM4 时代的显存子系统效率
Taalas	快速推理硬件	补充推理专用架构能力
World Labs	空间智能 / 物理 AI	卡位世界模型与机器人时代

三笔收购分别对应内存、推理与物理 AI 三条线，加上与 OpenAI、Meta 各约 1000 亿美元级的合作以及 Anthropic、微软的合作，AMD 正在从"卖芯片"走向"卖 AI 基础设施能力"。这组拼图的完整解读，我们将在后续文章中展开。

市场机会与追赶空间​

AMD 管理层看到的机会窗口清晰而巨大：推理与数据中心 CPU 合计 2200 亿美元的市场机会。推理是 AI 商业化落地的主战场——训练市场已被 NVIDIA 牢固占据，但推理市场的格局远未定型，对显存容量、单位 token 成本与开放生态的敏感度更高，这正是 MI400 家族的差异化所在。

但差距同样不能回避：AMD 的市值仍不足 NVIDIA 的五分之一，CUDA 生态的迁移成本依然存在。分析师普遍认为，这种差距本身就是追赶空间——如果 MI400 系列与 Helios 的 6GW 级订单按期兑现，AMD 在 AI 加速器市场的份额将获得结构性提升。

小结​

MI400 系列的意义在于"家族成型"：MI455X 打前沿训练与推理，MI430X 用 FP64 锁定 HPC 与主权 AI，MI350P 覆盖企业存量升级，MI500 预告下一代——四个层次共享平台底座，配合 EPYC Venice 的 2nm 双厂量产，AMD 第一次拿出了一条完整、连贯、可预期的数据中心产品线。LUMI-AI 等超算的背书正在为 ROCm 生态积累信誉，而 MEXT、Taalas、World Labs 的收购则为这张版图补上了内存与物理 AI 的拼图。2027 年 MI430X 正式出货时，我们将能看到这套组合拳的完整威力。

2026 年 10 月，AMD 数据中心战略进入兑现期：MI455X 作为首款采用台积电 N2 制程的 AI GPU，正从发布走向量产。本文基于站内芯片卡数据，从制程、架构、显存、互联到量产供应链，全面拆解这款对标 NVIDIA Rubin 的旗舰产品。

产品定位：MI400 系列的旗舰担当​

MI455X 是 AMD 在 2026 年 7 月 23 日 Advancing AI 2026 大会正式确认的 Instinct MI400 系列旗舰，也是 Helios 机架的核心算力来源。它专为大规模 AI 训练与分布式推理而生，覆盖万亿参数大模型训练、低延迟高吞吐推理、强化学习与代理式 AI 等场景。相比上一代 MI355X，MI455X 的 FP4 峰值算力提升最高 4 倍，token 吞吐最高提升 18 倍，单位 token 成本最高可降 34 倍——这些数字背后，是 CDNA 5 架构对低精度计算时代的系统性重构。

从产品分层看，MI400 系列目前形成了清晰的矩阵：MI455X 面向前沿训练与推理（Helios 机架专用），MI430X 面向 HPC 与主权 AI（硬件 FP64 双精度），MI440X 面向企业级 8-GPU 服务器。MI455X 站在金字塔尖，承担着 AMD 与 NVIDIA Rubin 系列正面对抗的任务。

制程拆解：N2 计算芯粒 + N3P Fabric 的混合封装​

MI455X 最引人注目的标签，是"首款 TSMC N2 制程 AI GPU"。在 NVIDIA Rubin 仍停留在 3nm 节点的同期，AMD 选择在计算芯粒上抢跑 2nm，这是一步高风险高回报的棋。

从封装架构看，MI455X 采用多芯片模块（MCM）设计：

芯粒组件	制程	功能
8 个计算芯粒（XCD）	TSMC N2（2nm），3D 混合键合	承担矩阵与向量计算
2 个 I/O die（IOD）	TSMC N3P	I/O 与互联控制
2 个缓存/Fabric die（FCD）	TSMC N3P	缓存与 fabric 交换
12 颗 HBM4 堆栈	—	显存子系统

整颗 GPU 晶体管数量达到 3200 亿，采用 CoWoS-L 封装将所有芯粒与 HBM4 堆栈整合。把计算芯粒放在最先进的 N2 节点、把 I/O 与 fabric 放在成熟度更高的 N3P，是一种务实的成本-性能平衡：计算部分享受 2nm 的晶体管密度与能效红利，而互联与缓存部分避开 2nm 初期的良率与成本压力。

N2 抢跑的意义与良率风险​

抢跑 N2 的意义在于三个层面。第一，能效：2nm 芯片在同等功耗下提供更高算力密度，这对 TDP 高达 1200-1500W 级别、必须全液冷的 AI GPU 而言，直接决定机架功率预算。第二，先发卡位：台积电 N2 产能在 2026 年仍然紧张，AMD 与 EPYC Venice 共享 N2 产线，形成了对先进节点的规模化采购议价权。第三，叙事优势：在全球 AI 芯片竞赛中，"首款 2nm AI GPU"的头衔本身就是营销资产。

但风险同样真实。N2 初期的良率爬坡不确定性，会直接影响 3200 亿晶体管大芯片的良率成本；CoWoS-L 先进封装产能是另一个行业级瓶颈。AMD 的对冲方式正是多芯粒设计——单个 XCD 面积远小于单片巨芯，良率损失可控，这也是行业走向 chiplet 化的深层原因。

显存系统：432GB HBM4 与 23.3TB/s​

显存是 MI455X 相对 NVIDIA 最硬的数字优势。它配备 12 颗 HBM4 堆栈，每颗 36GB，总容量 432GB，是 NVIDIA Rubin R200（288GB）的 1.5 倍；显存带宽达 23.3TB/s，高于 Rubin 的 22TB/s。

对推理业务而言，大显存的意义是直接的成本优势：更大的模型可以完整驻留在单卡显存中，减少张量并行带来的通信开销。432GB 意味着 700B 级模型配合 FP4 量化可以在机架级完整加载，这也是 AMD 宣称"单机柜可运行 700B 模型"的底气。同时，HBM4 带宽从 MI355X 的约 8TB/s 跃升至 23.3TB/s，接近 3 倍，极大缓解了 LLM 推理中最常见的带宽瓶颈——在自回归解码阶段，每生成一个 token 都需要完整读出模型权重，带宽几乎线性决定推理速度。

CDNA 5 架构哲学：Wave32 与计算子系统的重构​

CDNA 5 架构最值得玩味的细节，是从上代 Wave64 转向 Wave32 原生执行。Wave 是 GPU 调度执行的基本单位，Wave64 意味着 64 个工作项打包在一个 warp 中调度。转向 Wave32 后，每条指令的调度粒度减半，寄存器分配更灵活，分支发散的代价更低，对不规则计算负载（如稀疏注意力、MoE 专家路由）更友好。这与推理时代工作负载日益动态化、稀疏化的趋势深度契合——当 AI 模型从稠密训练走向 MoE 与长上下文推理，执行单元的灵活性比峰值 FLOPS 更能决定实际性能。

配套的计算子系统升级同样系统化：

• 超越函数引擎：将 exp、log 等非线性运算硬件化。softmax、RMSNorm、激活函数是大模型每个 transformer 层的必经之路，硬件化后这些操作不再占用通用计算资源，对推理延迟的改善立竿见影。
• Tensor Data Mover：专门的数据搬运引擎，负责张量在显存、缓存与计算单元之间的流转，让计算单元专注于计算本身，减少等待数据的时间。
• 192MB L2 缓存：是上代 MI355X 32MB 的 6 倍。更大的片上缓存意味着 KV Cache 与激活值可以更多驻留片上，降低对 HBM4 带宽的实际压力。

精度矩阵：MXFP4 时代的算力语言​

CDNA 5 支持 FP4、FP6、FP8 与 BF16 全精度矩阵计算。MI455X 的官方标准是 dense（密集）算力：MXFP4 40.26 PFLOPS、MXFP8 20.1 PFLOPS、FP16 矩阵 5 PFLOPS（结构化稀疏 10.1 PFLOPS）、FP32 向量 315 TFLOPS、INT8 矩阵 5 POPS。

这里有一个需要消费者警惕的口径问题：AMD 坚持 dense 口径，而 NVIDIA Rubin 同期产品以 sparse（稀疏）口径宣传。两边的数字不能直接比较。这也是 AI 算力市场长期存在的"数字游戏"——只有统一到 dense 口径，MI455X 与 Rubin 的对比才有意义。

与 NVIDIA Rubin R200 的正面对比​

把两款同代旗舰放在一张表里，格局会清晰很多：

对比项	MI455X（CDNA 5）	NVIDIA Rubin R200
计算芯粒制程	TSMC N2（2nm）	TSMC 3nm
晶体管数量	3200 亿	3360 亿
显存容量	432GB HBM4	288GB HBM4
显存带宽	23.3TB/s	22TB/s
FP4 算力	40.26 PFLOPS（dense）	50 PFLOPS（sparse，折算约 25 PF dense）
配套 CPU	EPYC Venice（Zen 6，256 核）	Vera ARM（88 核）
机架互联	UALink 开放标准	NVLink 封闭生态
软件生态	ROCm 7/8	CUDA 13
TDP	未公开（直接液冷）	未公开

AMD 的优势集中在显存容量、dense 口径下的 FP4 算力、开放互联与制程代际；NVIDIA 的护城河仍在软件生态成熟度与网络产品线。这款产品的胜负手不在纸面参数，而在 ROCm 生态能否承接住大规模迁移、以及量产爬坡速度。

量产进展与 HBM4 供应链​

根据 2026 年 10 月的量产进展信息，Helios 机架已于 2026 年 7 月开始量产，首批系统在 Q3 末出货，Q4 进入放量阶段。这一节奏兑现了 AMD 在 CES 2026 与 Advancing AI 2026 上的承诺，也让 OpenAI、微软、Oracle 等客户的部署时间表有了落地的物理基础。

供应链层面，三星是 AMD 的首选 HBM4 供应商：双方于 2026 年 3 月签署 MOU，三星 HBM4 已于 2026 年 2 月实现量产。CEO 苏姿丰在 10 月初亲赴首尔，追加 HBM4 供给谈判——这个时间点恰好卡在 Helios Q4 放量之前，显存供应成为交付节奏的关键变量。据报道，三星 HBM4 产能已售罄至 2029 年，三星目标在 2027 年将产能翻倍。在 HBM4 全面紧缺的 2026 年，谁能锁定更多显存堆栈，谁就能在 AI GPU 市场多抢下一个季度的份额。

小结​

MI455X 是 AMD 历史上第一次在制程节点（N2）、显存规格（432GB HBM4）、算力口径（dense 40 PFLOPS 级 FP4）三个维度同时与 NVIDIA 平起平坐甚至局部反超的产品。N2 抢跑与 Wave32 原生执行体现了 CDNA 5 面向推理时代的架构哲学，而量产爬坡与 HBM4 供应链则决定了这手好牌能打出多少实际价值。对采购方与开发者而言，2026 年 Q4 放量节点之后的真实交付数据与 ROCm 生态成熟度，才是验证 AMD 数据中心雄心的最终标尺。

服务器 CPU 市场正在经历一次角色重定义：AMD 用 2nm 制程和 256 核密度继续扩大领先，Intel 被迫靠涨价在需求中求生，而 NVIDIA 自研 Vera CPU 则带着 AI 专用设计入场。AI 服务器里 CPU 不再是主角，但恰恰因此，它的选型逻辑被彻底改写。

AMD Venice：2nm 量产 + 256 核密度登顶​

AMD 第六代 EPYC "Venice"（Zen 6 架构，最高 256 核）已经在台积电 2nm 产线启动量产，这是行业首批进入 2nm 量产的处理器产品之一。更值得关注的是，量产正在从台积电延伸至 AMD 的亚利桑那工厂——先进制程的美国本土化，对政府采购和主权 AI 项目是重要的加分项。

项目	EPYC Venice（6th Gen）	说明
架构	Zen 6	新一代核心
最高核心数	256 核	服务器 CPU 密度新纪录
制程	TSMC 2nm，延伸至亚利桑那工厂	首批 2nm 量产处理器
角色定位	Helios 机架 CPU，配套 72×MI455X	AI 机架主机侧
下一代	"Verano"，已为 AI 工作负载预留设计	设计即前馈

Venice 还有两层战略价值：其一，它是 Helios 机架（72 颗 MI455X）的配套 CPU，AMD 的 GPU 机架方案因此获得了"自家 CPU+自家 GPU"的垂直整合能力；其二，下一代 "Verano" 已经为 AI 工作负载预留设计，说明 AMD 在产品定义阶段就开始为 AI 节点做优化，而不是拿通用服务器芯片顺手兼容。

Intel：年内三度涨价，份额仍在流失​

Intel 的处境则截然不同。10 月 5 日起，Intel 对 CPU 提价 10%——这是年内第三次涨价，驱动因素是 AI 需求带动的产能紧张。但涨价并没有止住份额流失：多家分析师在报告中持续给出卖出的建议口径，认为 Intel 服务器 CPU 的市场份额下滑尚未见底。

维度	AMD	Intel
制程	2nm 量产（Venice）	制程追赶中
核心数路线	256 核密度登顶	密度竞赛落后
价格策略	产品迭代驱动	年内三度涨价（累计幅度未公开）
服务器份额	持续提升	持续流失（分析师建议卖出口径）
价格支撑	机架级方案带动	AI 服务器配套 x86 需求托底

值得注意的悖论是：Intel 涨价的底气部分恰恰来自 AI——AI 服务器爆发也拉动了配套 x86 CPU 的需求，产能紧张让 Intel 敢于连续提价。但"涨价求生"的另一面是，客户在 AI 服务器 CPU 选型上的议价空间被压缩，这反而给了 AMD 和 NVIDIA 更多切入机会。

Vera 入场：AI 节点上的 CPU 重新定义​

NVIDIA 自研的 Vera CPU 是第三个变量。Daytona 基准测试给出了一个惊人的对比：Vera 跑千沙盒仅需 10.8 秒，而 AMD 旗舰 EPYC 9755 需要 88.4 秒——约 8 倍的差距。

对比项	NVIDIA Vera	AMD EPYC 9755
Daytona 千沙盒	10.8 秒	88.4 秒（约 8 倍耗时）
设计目标	专为 AI 节点设计	通用服务器负载
配套内存	Vera SCF + 1.5TB LPDDR5X	传统 DIMM 路线

Vera 的设计思路与通用服务器 CPU 完全不同：SCF 互联加 1.5TB LPDDR5X 的组合，是专为 AI 节点上"数据搬运 + 调度"的角色优化的。在 Grace/Vera 与 GPU 紧耦合的架构里，CPU 的传统性能指标（如 SPEC 系列）重要性下降，而内存带宽、与加速器的耦合效率成为新的评价维度。

分析：AI 服务器中 CPU 角色的重定义​

AI 服务器里，CPU 不再是算力的主角，而是被压缩到三个角色：主机侧调度（内核、虚拟化、作业分发）、数据搬运（存储/网络与 GPU 之间的通路）、以及配套生态（x86 软件兼容性）。这带来了三强格局下的不同打法：

• AMD 走密度路线：用 256 核 + 2nm 的硬件优势，同时服务传统虚拟化和 AI 机架主机侧，Venice 与 Helios 的绑定让"买 AMD GPU 就配 AMD CPU"成为默认选项；
• Intel 涨价求生：利用产能紧张和 x86 生态惯性提价保收入，份额换取现金流，等待下一代产品翻盘；
• NVIDIA 自研入场：Vera 不参与通用服务器竞争，只在 AI 节点上用专用设计建立垂直优势，Daytona 8 倍的差距就是其叙事武器。

对采购方的影响：三强博弈叠加产能紧张，意味着锁量窗口正在关闭。Intel 年内三度涨价已经发出信号——服务器 CPU 的价格曲线在 2026 年是向上的。有大批量采购计划的企业，应尽快与供应商锁定价格和交期；同时，AI 集群主机侧 CPU 的选型需要重新评估，传统"EPYC 对标 Xeon"的通用跑分逻辑，在 Vera 这类 AI 专用 CPU 出现后已不再充分。

小结​

服务器 CPU 市场的竞争维度正在迁移：从通用性能转向"AI 节点适配度"。AMD Venice 以 2nm + 256 核的量产优势延续密度路线，并借 Helios 机架实现 CPU/GPU 协同；Intel 连续三次涨价反映的是产能紧张下的议价权，而非竞争力回升；NVIDIA Vera 用 Daytona 基准 8 倍的成绩宣告 AI 专用 CPU 的独立赛道成立。对采购方而言，2026 年的关键词是"锁量"和"重估"——锁定涨价前的采购窗口，重估 AI 集群中主机侧芯片的技术选型标准。

从7月23日"Advancing AI"发布会官宣，到9月18日确认进入量产、首批出货瞄准Q3末——AMD Helios只用约2个月就完成了从PPT到产线的跨越。多吉瓦级的客户承诺，正在变成真金白银的硬件收入。

量产落地：约2个月的执行速度​

据2026年9月18日报道，AMD MI455X / Helios机架系统已进入生产阶段，首批出货目标为2026年第三季度末。回顾时间线：2026年7月23日Advancing AI大会上正式发布，到9月确认量产，间隔仅约2个月。对于机架级AI系统的量产节奏而言，这是相当激进的执行速度——NVIDIA当年GB200 NVL72的量产爬坡曾因供应链问题拖延数个季度，Helios显然吸取了教训。

客户版图：多吉瓦承诺正在兑现​

AMD在AI基础设施领域的客户合作已形成一张密集的网络：

客户/伙伴	合作内容
OpenAI	宣布6GW部署合作
Meta	扩大合作，再部署6GW
Anthropic	战略合作
微软	Helios首批客户之一，2026年下半年交付
Oracle	扩大合作
TCS	将Helios架构带到印度
HPE	扩大开放机架合作
美国主权AI	助力超算建设

其中最重磅的是OpenAI的6GW与Meta的6GW——合计12GW的多吉瓦承诺，正通过MI455X/Helios的量产转化为近期硬件收入。这意味着AMD的Instinct业务线将从"技术验证"阶段正式进入"规模收入"阶段。

Helios机架：72卡MI455X的机架级算力​

Helios机架系统的核心构成如下：

组件	规格
GPU	72 × MI455X（CDNA 5架构）
单卡显存	432GB HBM4
显存带宽	23.3TB/s
CPU	EPYC "Venice"（Zen 6，最高256核）
网络	Pensando Vulcano NIC
互联	UALink
机架算力	2.9 EF FP4
机架显存总量	31TB HBM4

几个关键点值得关注：

• CDNA 5 + HBM4：MI455X单卡432GB HBM4、23.3TB/s带宽，在显存容量与带宽两个维度上都给出了激进规格；
• EPYC Venice：Zen 6架构、最高256核的服务器CPU与GPU同机架部署，形成完整的"CPU+GPU+NIC"平台；
• UALink互联：机架内GPU互联采用开放标准UALink，而非封闭私有方案。

此外，MI430X将驱动欧洲LUMI-AI超算，进一步扩展MI400系列在科学计算与AI融合场景的存在感。

开放标准生态：对NVIDIA垂直整合的制衡​

Helios的战略意义不止于产品本身。AMD正在联合产业伙伴推动UALink、UEC（超以太网联盟）、OCP等开放标准，与NVIDIA的NVLink/InfiniBand垂直整合体系形成制衡：

• UALink：开放GPU互联标准，让多家厂商的加速器可以在统一协议下组网；
• UEC：开放网络标准，降低用户被单一厂商网络方案锁定的风险；
• OCP开放机架：与HPE扩大合作，推动机架级设计的开放化。

对超大规模云厂商和AI实验室而言，开放标准意味着议价能力与供应链多元化。OpenAI与Meta同时押注AMD，本身就是对NVIDIA一家独大格局的对冲。

小结​

Helios进入量产，标志着AMD完成了从"发布即承诺"到"交付即收入"的关键一跃：约2个月的发布到量产周期、12GW的客户承诺、72卡MI455X的2.9 EF FP4机架算力，以及UALink/UEC/OCP开放标准生态的持续推进，共同构成了AMD在2026年AI基础设施竞争中的核心筹码。MI430X驱动LUMI-AI超算的落地，则说明这套体系在学术与主权计算场景同样具备竞争力。

2026年进入第四季度，AI芯片竞争的关键词从"发布"转向"交付"。Rubin能否持续放量、Helios能否如期爬坡、昇腾950DT如何定价上市，将共同决定2027年竞争格局的起点。

NVIDIA：Rubin放量与生态开放双线推进​

Q4期间NVIDIA的计划主线：

• Vera Rubin NVL72：2026下半年持续放量，MLPerf Inference v6.1首秀已登顶（Qwen3-VL较GB300最高3.7倍），HBM4平台优势开始兑现；
• N1X：基于RTX Spark的PC处理器按计划2026年秋季上市，打开消费级战场；
• Blackwell Ultra（B300）：租用价格参考Nebius口径约9.50美元/GPU小时，仍是当前租赁市场的重要基准；
• 后续代际：Rubin Ultra等后续路线待发；
• 生态动作：NVLink Fusion持续开放生态，NVHBM定制内存方案推进。

产品/计划	Q4状态
Vera Rubin NVL72	2026下半年持续放量
N1X	秋季上市
B300租用	9.50美元/GPU小时（Nebius口径）
Rubin Ultra	待发布
NVLink Fusion / NVHBM	生态开放与定制内存推进

AMD：Helios从首发出货到Q4爬坡​

AMD在Q4的核心任务是交付：

• Helios机架：MI455X首批出货目标Q3末，Q4进入量产爬坡阶段；
• 客户部署：OpenAI 6GW、Meta 6GW部署合作推进中，微软作为首批客户计划2026年下半年交付；
• MI430X：驱动欧洲LUMI-AI超算，拓展科学计算场景；
• ROCm：软件生态继续补齐；
• 下一代：Helios II / MI500级产品路线待公布。

华为：昇腾950DT上市与云服务全球商用​

华为Q4的关键节点最为明确：

• 昇腾950DT：Q4上市，报价超25万元；
• 昇腾950智算集群云服务：9月30日已国内商用，11月30日全球商用；
• 960系列：计划2027年接棒，970/980排在2028-2029年。

阿里平头哥：真武V900量产倒计时​

平头哥的时间表指向2027年：真武V900计划2027年Q1量产上云，配套磐久AL128与50万卡集群规划；J900排期2027年Q3。Q4将进入量产前最后的验证阶段。

OpenAI/博通 Jalapeño：多吉瓦部署推进​

OpenAI与博通合作的Jalapeño定制芯片规格已明确：13.4 PFLOPS（4-bit精度）、232GB内存，多吉瓦部署规划正在推进。这枚自研芯片的量产进度，将直接影响OpenAI未来的算力自给率。

关键变量：三大约束​

Q4的交付兑现程度，将取决于三个外部约束：

1. HBM供给：戴尔CEO警告2027年可能比2026年更紧缺，HBM产能是所有GPU路线图的共同瓶颈；
2. 国产涨价传导：昇腾950DT涨价20%-50%、寒武纪690涨价20%-30%（路透，HBM成本驱动），涨价将传导至国产算力服务价格；
3. 电力约束：Emerald AI/Google/NVIDIA成立的AEMA电网响应模式，预示电力正在成为算力扩张的第一性约束。

三条观察建议​

基于上述事实，给三类角色的观察点（非投资建议）：

• 采购方：昇腾950DT与寒武纪690的涨价幅度表明国产算力已进入卖方市场，锁量谈判宜早不宜迟；同时关注Helios Q4实际爬坡数据，作为第二供应源评估依据；
• 开发者：ROCm生态补齐与NVLink Fusion开放，意味着2027年异构算力混布的软件门槛正在降低，可提前在推理侧做多框架适配；
• 投资者：可跟踪的公开观察点包括——Helios首批交付兑现情况、昇腾950云服务11月30日全球商用落地、HBM价格走势对各家毛利率的影响信号。

小结​

2026年Q4是"交付验证季"：NVIDIA Rubin放量、AMD Helios爬坡、昇腾950DT上市与云服务全球商用、平头哥V900量产倒计时——各家计划均已排定，剩下的变量集中在HBM供给、涨价传导与电力约束三点。所有时间节点以"计划/预计/排期"口径为准，Q4末回看兑现率，就是对2027年格局的最好预判。

2026年9月16日，MLPerf Inference v6.1结果出炉：AMD以Instinct MI350系列在512卡规模创下575万tokens/秒的MLPerf纪录，而NVIDIA Vera Rubin NVL72也在本轮完成首秀。分析师称，这是NVIDIA在AI训练与推理领域历史性垄断的"实质性侵蚀"。

MLPerf v6.1：本轮关键结果​

MLPerf Inference是业界最具公信力的AI推理基准测试，v6.1这一轮的格局变化堪称历史性：

提交方	系统	关键结果
AMD	Instinct MI350系列，512卡	575万tokens/秒（5.75M tokens/sec）MLPerf纪录
AMD合作方	多家系统厂商	结果与AMD平均差距在4%以内
NVIDIA	Vera Rubin NVL72（首秀）	Qwen3-VL吞吐较GB300 NVL72最高提升3.7倍
NVIDIA	Vera Rubin NVL72	DeepSeek-R1吞吐较GB300 NVL72最高提升2.5倍
NVIDIA	Vera Rubin NVL72，288卡	演示99%扩展效率
Intel	软件优化	以软件优化收获性能增益

AMD的512卡提交以575万tokens/秒创下MLPerf纪录，更值得注意的是，合作方的独立提交与AMD官方结果平均差距在4%以内——第三方可复现性意味着这个纪录不是实验室里的孤立数字。

NVIDIA的回应：Vera Rubin NVL72首秀​

NVIDIA并未坐视。Vera Rubin NVL72在本轮MLPerf完成首秀，成绩同样亮眼：Qwen3-VL吞吐较上一代GB300 NVL72最高提升3.7倍，DeepSeek-R1最高提升2.5倍，288卡规模演示了99%的扩展效率。

这里存在一个口径差异需要读者注意：AMD刷新的是tokens/秒的绝对纪录（512卡），NVIDIA展示的是代际提升幅度（相对自家GB300）。两者并不矛盾，但说明竞争已从"单点性能"转向"规模效率与代际节奏"的全方位对垒。此外，Intel虽无新硬件登场，但证明了在成熟硬件上软件优化仍能压榨出可观的性能增益——软件栈的权重在推理竞争中持续上升。

MLPerf看什么：吞吐、延迟与规模效率​

对于习惯只看 headlines 的读者，读MLPerf结果建议关注三个维度：

1. 吞吐（Throughput）：单位时间token产出，反映系统在大批量服务场景的容量上限。AMD本次575万tokens/秒就是吞吐口径的纪录。
2. 延迟（Latency）：单请求响应速度，决定交互式应用的用户体验。吞吐成绩往往在放宽延迟约束时更高，需对照延迟约束看吞吐。
3. 规模效率（Scaling Efficiency）：从几十卡扩展到数百卡时性能保留多少。NVIDIA的288卡99%扩展效率正是这个口径——硬件再强，扩展效率低下就无法支撑真实的超大规模部署。

三者组合才能还原一个系统的真实战力：吞吐高说明"能扛量"，延迟低说明"反应快"，规模效率高说明"能放大"。

AMD的部署进展：纪录之外的商业验证​

MLPerf成绩需要落地验证才有意义。AMD在2026年的部署进展已覆盖超算、国家级基础设施与商业训练：

• LUMI-AI超算（欧洲）：将由MI430X与第六代EPYC驱动，延续AMD在欧洲超算领域的影响力；
• HUMAIN（沙特）与Cisco等大型基础设施项目：MI355X系统参与其中，进入国家级AI基础设施采购清单；
• Zyphra的商业训练：8月19日，Zyphra用1536张MI300X从零预训练ZAYA1-8B模型，证明AMD平台不仅能推理，也能承担大规模预训练。

从超算到主权AI项目再到独立AI公司的预训练，AMD正在补齐"性能证明→商业信任"的最后一环。

机架级竞争下的benchmark口径变化​

MLPerf v6.1还有一层容易被忽视的行业信号：benchmark口径正在变化。随着NVL72、Helios等机架级（rack-scale）系统成为竞争主战场，提交单位的颗粒度从"单卡/单机"演进到"整个机架"，互联、内存、网络全部被打包进成绩。

这带来两个影响：其一，比较口径更接近真实部署（用户买的就是整机架），成绩参考价值更高；其二，小玩家更难参与——机架级提交的门槛将绝大多数中小厂商挡在门外。未来MLPerf榜单可能进一步分化为"单节点榜"与"机架级/集群榜"两个层次。

国产芯片何时加入MLPerf提交​

另一个值得国内读者思考的问题：何时能看到国产AI芯片的MLPerf正式提交？MLPerf的公信力来自开放提交与第三方可复现，国产芯片若要在国际市场建立性能信任，参与MLPerf是绕不开的一步。目前MLPerf v6.1榜单上尚未出现国产芯片的正式提交，国产芯片何时加入、以什么规模加入，将成为观察其国际化进程的重要风向标。

小结​

MLPerf Inference v6.1是分水岭式的一轮：AMD以512卡MI350创下575万tokens/秒的MLPerf纪录、合作方结果差距在4%以内，Tom's Hardware口径的判断是NVIDIA在AI训练与推理领域的历史性垄断出现"实质性侵蚀"；NVIDIA则以Vera Rubin NVL72首秀回应——Qwen3-VL吞吐最高3.7倍、DeepSeek-R1最高2.5倍、288卡99%扩展效率。加上AMD在LUMI-AI超算、HUMAIN、Cisco与Zyphra等项目的落地，AI推理市场的竞争格局正在被实质性改写。对采购者而言，现在是重新评估"唯NVIDIA论"的时候了；对行业而言，benchmark口径的机架级演化与国产芯片的缺席，同样是下一阶段值得持续跟踪的主线。

2nm不再只是制程路线图上的一个名词，它已经成为AI算力竞赛的物理基础。AMD MI455X的问世，宣告最先进制程正式进入AI加速器的主战场。

MI455X：首款N2制程AI GPU登场​

2026年7月23日，AMD在Advancing AI活动中正式发布基于CDNA 5架构的MI455X。而在Hot Chips 2026上，AMD首次公开了这款芯片的chiplet级细节，其中最重磅的信息是：8个加速复杂裸片（XCD）采用台积电N2（2nm）制程制造，这使MI455X成为业界首款采用N2的AI GPU。

N2是台积电首个量产的2nm节点，也是其首次在逻辑制程中采用GAA环绕栅极晶体管的第二代演进。把旗舰AI加速器的主力计算裸片押注在新节点上，AMD对2nm良率与产能的信心可见一斑。

Chiplet架构深度解析​

MI455X的架构设计体现了"异构集成极致化"的思路：

部件	制程/规格	关键参数
8个XCD计算裸片	台积电N2（2nm）	3D混合键合（Hybrid Bonding）堆叠
Fabric/Cache/IO裸片	台积电N3P	承担互连、缓存与外围功能
封装	CoWoS-L	台积电先进封装
晶体管总数	—	3200亿
HBM4	12个堆栈	432GB、23.3TB/s带宽
全局L2缓存	—	192MB

几个值得注意的设计选择：

• 3D混合键合：8个XCD不再仅靠2.5D互连并排摆放，而是通过3D混合键合垂直堆叠集成，大幅缩短裸片间信号路径、提升互连密度。
• 制程分工：计算裸片用最先进的N2追求性能与能效，而fabric/cache/IO裸片采用更成熟、成本更低的N3P——这是chiplet时代"好钢用在刀刃上"的典型做法。

内存与算力：对MI355X的代际跃升​

对比上一代MI355X，MI455X在内存和算力两个维度都实现了跨越：

指标	MI355X（HBM3E）	MI455X（HBM4）	提升幅度
显存容量	288GB	432GB	1.5倍
总带宽	—	23.3TB/s	约2.9倍
MXFP4算力	—	40.26 PFLOPS	4倍
MXFP6/MXFP8算力	—	各20.13 PFLOPS	—

低精度数据格式的全面支持是CDNA 5的重点：MXFP4算力达到MI355X的4倍，直接面向当前主流的大模型FP4推理与训练场景。

架构演进：Wave32、超越函数引擎与数据搬运器​

除了制程和规格，MI455X在微架构层面有三处关键改动：

1. 原生Wave32执行：从传统Wave64转向原生Wave32，降低指令延迟与寄存器压力，让SIMD单元利用率更高，尤其利于注意力机制等不规则计算负载。
2. 超越函数引擎：新增专用引擎加速attention中的数学运算（如指数、归一化等超越函数），直击Transformer推理的热点。
3. Tensor Data Mover：专门的数据搬运单元，减少计算单元在数据调度上的空转，提高实际有效算力占比。

这三项改动共同指向一个目标：让纸面PFLOPS尽可能转化为真实吞吐。

2nm量产竞速：台积电、三星与Intel的三角格局​

MI455X只是2nm竞赛的开局。2026年9月的报道显示，三星正联合台积电推进2nm AI芯片制程，目标2027年量产，能效比提升40%。两大代工厂不约而同地把2nm的市场切入点选在AI芯片上——因为只有AI客户能承受先进制程的晶圆成本，也只有AI负载能把每瓦性能的价值放大到极致。

另一边，Intel Foundry的High NA EUV已累计处理超过100万片晶圆（截至2026年9月21日当周的报道），在1.4nm及以下节点上，Intel试图用High NA EUV实现技术反超。代工三强的2nm/1.4nm竞速，本质上是在为2027年之后的AI芯片订单排兵布阵。

能效比：下一个主战场​

为什么整个行业都在押注2nm？答案不是峰值算力，而是能效比。当单个训练集群的功耗达到数百兆瓦时，制程每提升一代带来的每瓦性能改善，会直接折算成电力基建成本和运营费用的下降——这正是前文所述"算力竞赛变成电力竞赛"的技术呼应。三星与台积电宣传的"能效比提升40%"，对应的正是客户最痛的那根神经。

小结​

MI455X用8个N2制程XCD、3D混合键合、3200亿晶体管和432GB HBM4，把AI GPU的工程上限推到了新高度；而Wave32原生执行、超越函数引擎和Tensor Data Mover则展示了微架构层面让算力"落地"的努力。随着三星/台积电剑指2027年2nm量产、Intel以High NA EUV蓄力，先进制程与AI算力已经深度捆绑。2nm时代的开启意味着：未来AI芯片的竞争，将在原子尺度上决出胜负。